Modeling of Delay Path in FPGA Logic Block

Kukenska, Valentina

Modeling of Delay Path in FPGA Logic Block

Autori: Petăr Minev, Valentina Kukenska

Izdanje: Naučna konferencija Uniteh 2010

Oblast: Computer Systems

Stranice: 360-364

Apstrakt:

В този доклад е описана разработката на модел за логическите блокове на FPGA устройства произведени по 90nm CMOS технологичен процес. Моделът има за цел да позволи изчислението на времеакъсненията внасяни от отделните елементи в логическия блок на FPGA, като функция на неговите размери.

Ključne reči: FPGA, Delay Path, Logic Block, RC model, CMOS, 90nm Technology Node

Priložene datoteke:

UTG10 - MODELLING OF DELAY PATH IN FPGA LOGIC BLOCK ( veličina: 481,27 KB, broj pregleda: 1279 )

Zahvaljujemo se što ste preuzeli publikaciju sa portala Singipedia.

Ukoliko želite da se prijavite za obaveštenja o sadržajima iz oblasti ove publikacije, možete nam ostaviti adresu svoje elektronske pošte.

Preuzimanje citata:

BibTeX format

@article{article,
  author  = {P. Minev and V. Kukenska}, 
  title   = {Modeling of Delay Path in FPGA Logic Block},
  journal = {Naučna konferencija Uniteh 2010},
  year    = 2010,
  pages   = {360-364}}

RefWorks Tagged format

RT Conference Proceedings
A1 Petăr Minev
A1 Valentina Kukenska
T1 Modeling of Delay Path in FPGA Logic Block
AD Naučna konferencija Unitech, Gabrovo, Bugarska
YR 2010

Unapred formatirani prikaz citata

P. Minev and V. Kukenska, Modeling of Delay Path in FPGA Logic Block, Naučna konferencija Unitech, 2010